华为绕过 EUV 光刻机造出等效 1.4nm 芯片：制程并非唯一关键

5 月 26 日消息：即便没有 EUV 等先进光刻机的加持，华为依然能够制造出等效 1.4nm 的芯片——这便是他们提出的芯片韬（τ）定律。

按照华为官方的说法，此次公布的定律则是将芯片发展的关注焦点从传统的“几何空间缩微”（把晶体管做小）转向了“时间缩微”（把信号传输时间缩短），通过逻辑折叠等技术，实现半导体与电子系统的持续演进。

这个定律的核心本质在于不再依赖几何尺寸的缩小，而是通过在器件、电路、芯片、系统等各个层面，压缩有效常数τ来实现。

华为内部人士表示，所有的芯片，他们共同的工作就是搬运数据。之前几何尺度上的优化，主要是用更好的光刻机打印更高密度的电子通路加快。但是现在电子通路的宽度已经跟在上面跑的这个车差不多了，所以会出现漏电以及丢数据的情况，其实就是摩尔定律遇到瓶颈了。

在国内半导体行业人士看来，在无法获得最先进EUV和领先代工厂服务的情况下，反而让华为卸下了包袱。

事实证明，不依赖最先进节点，通过系统级的时间优化，同样可以实现代际性能提升。这直接挑战了前者赖以生存的竞争优势基石。

华为这套技术方案，是在缺失顶尖光刻机的前提下，依托架构、算法等软性技术实现性能等效对标，让它τ定律目前更像是一个卓越的系统工程学原则，但尚未被证明是一条通用的、普适的经济学法则。

尽管前路漫漫，荆棘密布，但华为也在用自身的案例来说明这一定律的可行性。

何庭波在论文中给出了一组数据，2020年5月至2026年5月期间，华为半导体设计并量产了381颗芯片，服务于移动、AI、汽车、工业和基础设施市场。

在整个产品组合中，τ缩微论点经受住了考验。2029年，CPU性能核心频率预计将迈向4GHz及以上，麒麟SoC效率预计在三到五年内在典型使用下将提升1倍以上，AI硬件集成度预计到2035年将增长100倍以上。

总体来说，华为现在这套定律更追求芯片的效率，而不是像西方大厂那样利用先进设备，将芯片做的更小。前者把芯片从单层平面结构升级为双层堆叠（类似平房改楼房），垂直互连替代长距离平面走线，这样的好处是显而易见的：

1、晶体管密度可以大幅提升；

2、信号路径变短，功耗下降、性能暴涨；

3、用成熟工艺，实现接近3nm以及更低级别的等效效果；

说到底，仅凭华为自己无法实现上述成果，而工具链、行业标准、性能基准、器件物理、商业模型等领域，都需要全行业协同共创。